핵심 보유기술에 대한 Road Map
Min. Pattern Width/Space
당사는 국책 과제인 칼라액정 디스플레이 모듈용 연성회로기판 개발을 독자적으로 수행하고 성공함으로써 고밀도 회로 제작 기술을 보유하고 있습니다. 현재에도 고해상도 포토마스크, 박형 원재료 등에 대한 체계적인 연구를 통하여 보다 고밀도의 회로구현을 위한 노력을 진행하고 있습니다
Min. Hole Size
전자부품의 경/박/단/소化의 추세에 힘입어 회로가 고밀도화 됨에 따라, 이를 연결하는 Via Hole의 크기도 감소하고 있으며, 당사는 이를 위해 고속 Drilling 기술 및 첨단 CO2, UV Laser Drilling 기술에 관한 연구를 진행하고 있으며 Via Hole Size의 최소화를 위한 Diameter 최적화를 진행 중입니다
Layer Count
전자부품의 경/박/단/소化와 함께 다기능, 고성능의 추세로 회로기판의 면적은 감소하는 반면 층수가 증가함에 따라 당사는 층수가 증가하면서 발생하게 되는 층간 신축율 발생 및 Miss-Alignment를 최소화하여 최적의 적층기술을 확보하였으며 고 다층 연성회로기판 제작에 대한 연구를 진행 중입니다
PSR Alignment Tolerence
부품이 실장될 부분이나 컨넥터와 연결될 단자부분을 제외한 기판의 모든 표면에 PSR로 코팅을 하게 되는데 단자부분을 가리지 않고 일정한 Tolerance를 유지해 주는 것이 중요하며 회로의 고밀도화에 따라 더욱 정밀한 Alignment Tolerance가 요구 됩니다. 당사는 프로세스의 관리/개선을 통해 이러한 PSR Mis-Alignment를 방지하고 Tolerance를 향상시키고 있습니다
Surface Treatment
회로기판의 표면처리로써 당사는 Pb-Free의 흐름에 대응하기 위해 Electrolytic Ni/Au, Electroless Ni/Au, Tin Plating 등의 표면처리를 실시하고 있으며, 전처리 공정과의 유기적인 공정관리를 통해 Roughness 등 표면상태를 최적의 상태로 유지/개선하고 있습니다